Contatore di decade sincrono Presettable di DCB, risistemazione asincrona 74HCT160D, 652
electronics ic chip
,integrated circuit ic
CARATTERISTICHE
• Conteggio e carico sincroni
• Conteggio due permettere agli input per la procedura in sequenza del n-pezzo
• il Positivo-bordo ha avviato l'orologio
• Risistemazione asincrona
• Capacità dell'uscita: norma
• Categoria ICC: MSI
DESCRIZIONE GENERALE
I 74HC/HCT160 sono dispositivi ad alta velocità di CMOS del Si-portone e sono perno compatibile con potere basso Schottky TTL (LSTTL). Sono specificati conformemente a no. standard 7A di JEDEC.
I 74HC/HCT160 sono contatori di decade presettable sincroni che caratterizzano uno sguardo in avanti interno per portare e possono essere usati per il conteggio ad alta velocità. Il funzionamento sincrono è fornito facendo tutti i cronometrare simultaneamente flip-flop sul bordo positivo-andante dell'orologio (CP).
Le uscite (Q0 - Q3) dei contatori possono essere prestabilite ad un MASSIMO o a basso livello. Un a basso livello al parallelo permette all'input (PE) disattiva l'azione di conteggio ed induce i dati alle immissioni dei dati (D0 - D3) ad essere caricato nel contatore sul bordo positivo-andante dell'orologio (che assicura che la messa a punto e tenere i requisiti di in tempo di PE è incontrata). Il preregolamento ha luogo indipendentemente dai livelli al conteggio permette agli input (PORCINO e CET).
Un a basso livello all'input risistemato matrice (SIG.) mette tutte e quattro le uscite dei flip-flop (Q0 - Q3) ad a basso livello indipendentemente dai livelli agli input di CP, del PE, del CET e del PORCINO (che svolgono così una funzione Cancella asincrona).
Lo sguardo in avanti porta semplifica la procedura in sequenza di serie dei contatori. Sia il conteggio permette agli input (PORCINO che CET) deve essere ALTO contare. L'input del CET è alimentato in avanti per permettere all'uscita terminale di conteggio (TC). L'uscita di TC ha permesso a così produrrà un impulso ad alto rendimento di una durata approssimativamente uguale ad un'uscita ad alto livello di Q0. Questo impulso può essere usato per permettere alla fase a cascata seguente.
La frequenza di clock massima per i contatori a cascata è determinata dal CP al ritardo di propagazione di TC e dal PORCINO a tempo installato di CP, secondo la seguente formula:
fmax = 1/t P (massima) (CP a TC) + tSU (PORCINO al CP)
DESCRIZIONE DI PIN
| PIN NO. | SIMBOLO | NOME E FUNZIONE |
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1 2 3, 4, 5, 6 7 8 9 10 14, 13, 12, 11 15 16 |
SIG. CP D0 - D3 PORCINO Terra PE CET Q0 - Q3 TC VCC |
risistemazione matrice asincrona (MINIMO attivo) input di orologio (Basso ALTO, bordo-avviato) immissioni dei dati il conteggio permette all'input terra (0 V) il parallelo permette all'input (MINIMO attivo) conteggio permettere a di portare input uscite di flip-flop uscita terminale di conteggio tensione di rifornimento positiva |
N74F07N, AZIONE ORIGINALI IC del chip elettronico di 602 NUOVE E
N74F193N, AZIONE ORIGINALI IC del chip elettronico di 602 NUOVE E
74ABT240D,602 STOCK NUOVO E ORIGINALE
| Immagine | parte # | Descrizione | |
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N74F07N, AZIONE ORIGINALI IC del chip elettronico di 602 NUOVE E |
Buffer, Non-Inverting 6 Element 1 Bit per Element Open Collector Output 14-DIP
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N74F193N, AZIONE ORIGINALI IC del chip elettronico di 602 NUOVE E |
Counter IC Binary Counter 1 Element 4 Bit Positive Edge 16-DIP
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74ABT240D,602 STOCK NUOVO E ORIGINALE |
Buffer, Inverting 2 Element 4 Bit per Element 3-State Output 20-SO
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