CY7C1328G-133AXI chip ic elettronico Chip a circuito integrato 4-Mbit (256K x 18) Pipeline DCD Sync SRAM

CY7C1328G 4 Mbit (256 K x 18) SRAM di sincronizzazione DCD pipeline

Caratteristiche

• Ingressi e uscite registrati per il funzionamento in pipeline

• Ottimale per le prestazioni (deselezionare Double-Cycle)

— Espansione della profondità senza stato di attesa

• Architettura I/O comune 256K × 18

• Alimentatore principale da 3,3 V (VDD)

• Alimentazione 3.3V/2.5VI/O (VDDQ)

• Tempi rapidi di clock-output

— 2,6 ns (per dispositivo a 250 MHz)

• Fornire velocità di accesso 3-1-1-1 ad alte prestazioni

• Contatore burst selezionabile dall'utente che supporta sequenze burst lineari o interleaved Intel® Pentium®

• Indicatori di indirizzo del processore e del controller separati

• Scritture autosincrone sincrone

• Abilita uscita asincrona

• Disponibile in contenitore TQFP a 100 pin senza piombo

• Opzione modalità sospensione “ZZ”.

descrizione funzionale

La SRAM CY7C1328G integra celle SRAM da 256K x 18 con circuiti periferici sincroni avanzati e un contatore a due bit per il funzionamento burst interno.Tutti gli ingressi sincroni sono controllati da registri controllati da un ingresso clock attivato dal fronte positivo (CLK).Gli input sincroni includono tutti gli indirizzi, tutti gli input di dati, Chip Enable (CE1) del pipelining degli indirizzi, Chip Enable di espansione della profondità (CE2 e CE3), ingressi Burst Control (ADSC, ADSP e ADV), Write Enable (BW[A: B] e BWE) e Global Write (GW).Gli ingressi asincroni includono Output Enable (OE) e il pin ZZ.

Gli indirizzi e le abilitazioni del chip vengono registrati sul fronte di salita del clock quando sono attivi l'Address Strobe Processor (ADSP) o l'Address Strobe Controller (ADSC).I successivi indirizzi burst possono essere generati internamente come controllati dal pin Advance (ADV).

L'indirizzo, gli input di dati e i controlli di scrittura vengono registrati su chip per avviare un ciclo di scrittura temporizzato. Questa parte supporta le operazioni di scrittura dei byte (vedere le descrizioni dei pin e la tabella della verità per ulteriori dettagli).I cicli di scrittura possono avere una larghezza da uno a due byte, come controllato dagli ingressi di controllo della scrittura dei byte.GW active LOW provoca la scrittura di tutti i byte.Questo dispositivo incorpora un registro di abilitazione pipeline aggiuntivo che ritarda la disattivazione dei buffer di output di un ciclo aggiuntivo quando viene eseguita una deselezione. Questa funzione consente l'espansione della profondità senza penalizzare le prestazioni del sistema.

Il CY7C1328G funziona con un'alimentazione principale di +3,3V mentre tutte le uscite funzionano con un'alimentazione di +3,3V o +2,5V.Tutti gli ingressi e le uscite sono compatibili con lo standard JEDEC JESD8-5.

Valutazioni massime

(Al di sopra del quale la vita utile potrebbe essere compromessa. Per le linee guida dell'utente, non testato.)

Temperatura di conservazione ................................................ .... da –65°C a +150°C

Temperatura ambiente con alimentazione applicata................................da –55°C a +125°C

Tensione di alimentazione su V_GGRelativo a GND.......................... da –0,5V a +4,6V

Tensione di alimentazione su V_DDQRelativo a GND ................... da –0,5V a +V_GG

Tensione CC applicata alle uscite in tri-sta.................. da –0,5V a V_DDQ+ 0,5 V

Tensione di ingresso CC ................................................ ........ –0,5V a V_GG+ 0,5 V

Corrente nelle uscite (BASSA) ............................................. ................. 20mA

Tensione di scarica statica ............................................. ................ > 2001V

(secondo MIL-STD-883, Metodo 3015)

Corrente di latch-up .................................................. .......................... > 200mA

Diagramma a blocchi funzionali

Diagramma del pacchetto

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