MT48LC8M16A2P-6A IT: L Chip a circuito integrato DRAM SINCRONA

128 Mb: SDRAM x4, x8, x16

DRAM SINCRONA

MT48LC32M4A2 – 8 Meg x 4 x 4 banchi

MT48LC16M8A2 – 4 Meg x 8 x 4 banchi

MT48LC8M16A2 – 2 Meg x 16 x 4 banchi

CARATTERISTICHE

• Compatibile con PC100 e PC133

• Completamente sincrono;tutti i segnali registrati sul fronte positivo del clock di sistema

• Operazioni interne in pipeline;l'indirizzo di colonna può essere modificato ad ogni ciclo di clock

• Banche interne per nascondere l'accesso alla fila/precarica

• Lunghezze burst programmabili: 1, 2, 4, 8 o pagina intera

• Precarica automatica, include le modalità CONCURRENT AUTO PRECHARGE e Auto Refresh

• Modalità di aggiornamento automatico;standard e bassa potenza

• 64 ms, aggiornamento di 4.096 cicli

• Ingressi e uscite compatibili con LVTTL

• Alimentazione singola +3,3V ±0,3V

MARCATURA DELLE OPZIONI

• Configurazioni

32 Meg x 4 (8 Meg x 4 x 4 banchi) 32M4

16 Meg x 8 (4 Meg x 8 x 4 banchi) 16M8

8 Meg x 16 (2 Meg x 16 x 4 banchi) 8M16

• Recupero SCRIVI (^TWR)

^TWR = “2 CLK”¹A2

• Pacchetto/Pinout

Pacchetto in plastica – OCPL²

 54 pin TSOP II (400 mil) TG

60 sfere FBGA (8 mm x 16 mm) FB^3,6

FBGA a 60 sfere (11 mm x 13 mm) FC^3,6

• Timing (tempo di ciclo)

10ns @ CL = 2 (PC100) -8E^3,4,5

7.5ns @ CL = 3 (PC133) -75

7.5ns @ CL = 2 (PC133) -7E

• Aggiornamento automatico

Standard Nessuno

Bassa potenza L

• Intervallo operativo di temperatura

Commerciale (da 0℃ a +70℃) Nessuno

IT industriale (da -40℃ a +85℃).³

Esempio di numero parte: MT48LC16M8A2TG-7E

NOTA:

1. Fare riferimento alla Nota tecnica Micron: TN-48-05.

2. Linea di divisione decentrata.

3. Consultare Micron per la disponibilità.

4. Non consigliato per nuovi progetti.

5. Mostrato per compatibilità PC100.6. Vedere pagina 59 per la tabella di marcatura dei dispositivi FBGA.

DESCRIZIONE GENERALE

La Micron® 128Mb SDRAM è una memoria dinamica ad accesso casuale CMOS ad alta velocità contenente 134.217.728 bit.È configurato internamente come DRAM quad-bank con un'interfaccia sincrona (tutti i segnali sono registrati sul fronte positivo del segnale di clock, CLK).Ciascuno dei banchi da 33.554.432 bit di x4 è organizzato come 4.096 righe per 2.048 colonne per 4 bit.Ciascuno dei banchi da 33.554.432 bit di x8 è organizzato come 4.096 righe per 1.024 colonne per 8 bit.Ciascuno dei banchi da 33.554.432 bit di x16 è organizzato come 4.096 righe per 512 colonne per 16 bit.

Gli accessi in lettura e scrittura alla SDRAM sono orientati al burst;gli accessi iniziano in una posizione selezionata e continuano per un numero programmato di posizioni in una sequenza programmata.Gli accessi iniziano con la registrazione di un comando ACTIVE, seguito poi da un comando READ o WRITE.I bit di indirizzo registrati in coincidenza con il comando ACTIVE servono per selezionare il banco e la riga a cui accedere (BA0, BA1 selezionano il banco; A0-A11 selezionano la riga).I bit di indirizzo registrati in coincidenza con il comando READ o WRITE vengono usati per selezionare la posizione iniziale della colonna per l'accesso burst.

La SDRAM fornisce lunghezze di burst READ o WRITE programmabili di 1, 2, 4 o 8 posizioni o l'intera pagina, con un'opzione di terminazione burst.Una funzione di precarica automatica può essere abilitata per fornire una precarica di riga temporizzata che viene avviata alla fine della sequenza burst.

La SDRAM da 128 Mb utilizza un'architettura pipeline interna per ottenere operazioni ad alta velocità.Questa architettura è compatibile con la regola 2n delle architetture di prefetch, ma consente anche di modificare l'indirizzo della colonna a ogni ciclo di clock per ottenere un accesso completamente casuale ad alta velocità.Precaricare un banco durante l'accesso a uno degli altri tre banchi nasconderà i cicli di precarica e fornirà un'operazione di accesso casuale ad alta velocità senza soluzione di continuità.

La SDRAM da 128 Mb è progettata per funzionare in sistemi di memoria da 3,3 V.Viene fornita una modalità di aggiornamento automatico, insieme a una modalità di risparmio energetico e spegnimento.Tutti gli ingressi e le uscite sono compatibili con LVTTL.

Le SDRAM offrono sostanziali progressi nelle prestazioni operative della DRAM, inclusa la capacità di eseguire il burst in modo sincrono dei dati a un'elevata velocità dati con la generazione automatica dell'indirizzo di colonna, la capacità di interlacciare tra i banchi interni per nascondere il tempo di precarica e la capacità di cambiare in modo casuale gli indirizzi di colonna su ogni clock ciclo durante un accesso burst.

VALUTAZIONI MASSIME ASSOLUTE*

Tensione sull'alimentazione VDD/VDDQ relativa a VSS ............................................. .. da -1V a +4,6V

Tensione su ingressi, pin NC o I/O relativa a VSS ........................................ ... da -1V a +4,6V

Temperatura di esercizio, TA (commerciale)................................................. ...........da 0°C a +70°C

Temperatura di esercizio, TA (esteso; parti IT) ...................................... -40 da °C a +85°C

Temperatura di stoccaggio (plastica) ............................................. .................... da -55°C a +150°C

Dissipazione di potenza ................................................ .................................................. ..... 1W

*Sollecitazioni superiori a quelle elencate in "Valori massimi assoluti" possono causare danni permanenti al dispositivo.Questa è solo una valutazione della sollecitazione e il funzionamento funzionale del dispositivo in queste o in altre condizioni superiori a quelle indicate nelle sezioni operative di questa specifica non è implicito.L'esposizione a condizioni di rating massimo assoluto per periodi prolungati può influire sull'affidabilità.

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