Microcontrollore a 8 bit con flash programmabile nel sistema da 64K/128K/256K byte ATMEGA1281-16AU

Microcontrollore a 8 bit con flash programmabile nel sistema da 64K/128K/256K byte

ATmega640/V

ATmega1280/V

ATmega1281/V

ATmega2560/V

ATmega2561/V

Caratteristiche

• Microcontrollore AVR® a 8 bit ad alte prestazioni e basso consumo

• Architettura RISC avanzata

– 135 istruzioni potenti – Esecuzione della maggior parte dei cicli di clock singoli

– Registri di lavoro generici 32 x 8

– Funzionamento completamente statico

– Throughput fino a 16 MIPS a 16 MHz

– Moltiplicatore a 2 cicli su chip

• Segmenti di memoria non volatile ad alta resistenza

– 64K/128K/256K byte di Flash autoprogrammabile nel sistema

– EEPROM da 4K Byte

– SRAM interna da 8K byte

– Cicli di scrittura/cancellazione: 10.000 Flash/100.000 EEPROM

– Conservazione dei dati: 20 anni a 85°C/ 100 anni a 25°C

– Sezione del codice di avvio opzionale con bit di blocco indipendenti

• Programmazione nel sistema tramite programma di avvio su chip

• Vera operazione di lettura durante la scrittura

– Blocco della programmazione per la resistenza alla sicurezza del software: fino a 64 KB di spazio di memoria esterna opzionale

• Interfaccia JTAG (conforme allo standard IEEE 1149.1).

– Funzionalità Boundary Scan secondo lo standard JTAG

– Ampio supporto per il debug on-chip

– Programmazione di flash, EEPROM, fusibili e bit di blocco tramite l'interfaccia JTAG

• Funzioni periferiche

– Due timer/contatori a 8 bit con prescaler separato e modalità di confronto

– Quattro timer/contatori a 16 bit con prescaler separato, modalità di confronto e acquisizione

– Contatore in tempo reale con oscillatore separato

– Quattro canali PWM a 8 bit

– Sei/Dodici Canali PWM con Risoluzione Programmabile da 2 a 16 Bit

(ATmega1281/2561, ATmega640/1280/2560)

– Output Confronta modulatore

– 8/16 canali, ADC a 10 bit (ATmega1281/2561, ATmega640/1280/2560)

– Due/quattro USART seriali programmabili (ATmega1281/2561,ATmega640/1280/2560)

– Interfaccia seriale SPI Master/Slave

– Interfaccia seriale a 2 fili orientata al byte

– Timer watchdog programmabile con oscillatore su chip separato

– Comparatore analogico su chip

– Interruzione e riattivazione al cambio di pin

• Funzioni speciali del microcontrollore

– Ripristino all'accensione e rilevamento di interruzione programmabile

– Oscillatore interno calibrato

– Fonti di interrupt esterne e interne

– Sei modalità Sleep: Idle, ADC Noise Reduction, Power-save, Power-down, Standby,

e Standby esteso

• I/O e pacchetti

– 54/86 linee I/O programmabili (ATmega1281/2561, ATmega640/1280/2560)

– QFN/MLF a 64 pad, TQFP a 64 lead (ATmega1281/2561)

– TQFP a 100 conduttori, CBGA a 100 sfere (ATmega640/1280/2560)

– RoHS/Completamente ecologico

• Intervallo di temperatura:

– da -40°C a 85°C industriale

• Bassissimo consumo energetico

– Modalità attiva: 1 MHz, 1,8 V: 500 µA

– Modalità di spegnimento: 0,1 µA a 1,8 V

• Grado di velocità:

– ATmega640V/ATmega1280V/ATmega1281V:

0 - 4 MHz a 1,8 - 5,5 V, 0 - 8 MHz a 2,7 - 5,5 V

– ATmega2560V/ATmega2561V:

0 - 2 MHz a 1,8 - 5,5 V, 0 - 8 MHz a 2,7 - 5,5 V

– ATmega640/ATmega1280/ATmega1281:

0 - 8 MHz a 2,7 - 5,5 V, 0 - 16 MHz a 4,5 - 5,5 V

– ATmega2560/ATmega2561:

0 - 16 MHz a 4,5 - 5,5 V

1. Configurazioni dei pin Figura

1-1.Piedinatura TQFP ATmega640/1280/2560

Figura 1-2.Piedinatura CBGA ATmega640/1280/2560

Figura 1-3.Piedinatura ATmega1281/2561

Nota: il grande pad centrale sotto il pacchetto QFN/MLF è realizzato in metallo e collegato internamente a GND.Dovrebbe essere saldato o incollato alla scheda per garantire una buona stabilità meccanica.Se il pad centrale viene lasciato scollegato, il pacchetto potrebbe staccarsi dalla scheda.

2. Panoramica

ATmega640/1280/1281/2560/2561 è un microcontrollore CMOS a 8 bit a bassa potenza basato sull'architettura RISC potenziata AVR.Eseguendo potenti istruzioni in un singolo ciclo di clock, l'ATmega640/1280/1281/2560/2561 raggiunge throughput che si avvicinano a 1 MIPS per MHz, consentendo al progettista del sistema di ottimizzare il consumo energetico rispetto alla velocità di elaborazione.

2.1 Schema a blocchi

Figura2-1.Diagramma a blocchi