LPC1765FBD100K Circuito integrato Chip IC Elettronica 1.25A Regolatore a commutazione ad alta efficienza

Microcontrollore LPC1766 ARM Cortex-M3 a 32 bit;Flash da 256 kB e SRAM da 64 kB con Ethernet, host/dispositivo/OTG USB 2.0, CAN, ADC a 12 bit e DAC a 10 bit

1. Descrizione generale

LPC1766 è un microcontrollore basato su ARM Cortex-M3 per applicazioni embedded caratterizzato da un alto livello di integrazione e basso consumo energetico.ARM Cortex-M3 è un core di nuova generazione che offre miglioramenti del sistema come funzioni di debug migliorate e un livello più elevato di integrazione del blocco di supporto.L'LPC1766 funziona a frequenze della CPU fino a 80 MHz.La CPU ARM Cortex-M3 incorpora una pipeline a 3 stadi e utilizza un'architettura Harvard con istruzioni locali e bus dati separati, nonché un terzo bus per le periferiche.La CPU ARM Cortex-M3 include anche un'unità di prefetch interna che supporta la ramificazione speculativa.Il complemento periferico dell'LPC1766 include 256 kB di memoria flash, 64 kB di memoria dati, MAC Ethernet, interfaccia USB Device/Host/OTG, controller DMA generico a 8 canali, 4 UART, 2 canali CAN, 2 controller SSP, SPI interfaccia, 3 interfacce I 2C, interfaccia I2S a 2 ingressi più 2 uscite, ADC a 12 bit a 8 canali, DAC a 10 bit, controllo motore PWM, interfaccia Encoder in quadratura, 4 timer per uso generico, PWM per uso generico a 6 uscite, ultra -RTC a bassa potenza con alimentazione a batteria separata e fino a 70 pin I/O generici.LPC1766 è pin compatibile con il microcontrollore LPC2366 basato su ARM7.

2. Caratteristiche

„ Processore ARM Cortex-M3, funzionante a frequenze fino a 80 MHz.È inclusa un'unità di protezione della memoria (MPU) che supporta otto regioni.„ NVIC (Nested Vectored Interrupt Controller) integrato in ARM Cortex-M3.„ Memoria di programmazione flash on-chip da 256 kB.L'acceleratore di memoria flash potenziato consente il funzionamento ad alta velocità a 80 MHz senza stati di attesa.„ In-System Programming (ISP) e In-Application Programming (IAP) tramite software boot loader su chip.„ 64 kB di SRAM on-chip include: ‹ 32 kB di SRAM sulla CPU con bus di codice/dati locale per l'accesso alla CPU ad alte prestazioni.‹ Due blocchi SRAM da 16 kB con percorsi di accesso separati per un throughput più elevato.Questi blocchi SRAM possono essere utilizzati per la memoria Ethernet, USB e DMA, nonché per l'istruzione CPU generica e l'archiviazione dei dati.

„ Controller DMA per uso generico (GPDMA) a otto canali sulla matrice multistrato AHB che può essere utilizzato con SSP, I2S, UART, periferiche di conversione da analogico a digitale e da digitale ad analogico, segnali di corrispondenza timer e per memoria- trasferimenti in memoria.„ L'interconnessione a matrice AHB multistrato fornisce un bus separato per ciascun master AHB.I master AHB includono la CPU, il controller DMA per uso generico, il MAC Ethernet e l'interfaccia USB.Questa interconnessione fornisce comunicazioni senza ritardi di arbitraggio.„ Il bus APB diviso consente un throughput elevato con pochi stalli tra CPU e DMA.„ Interfacce seriali: ‹ MAC Ethernet con interfaccia RMII e controller DMA dedicato.‹ Controller dispositivo/host/OTG USB 2.0 full-speed con controller DMA dedicato e PHY su chip per funzioni dispositivo, host e OTG.‹ Quattro UART con generazione di baud rate frazionario, FIFO interno, supporto DMA e supporto RS-485.Un UART ha I/O di controllo del modem e un UART ha il supporto IrDA.‹ Controller CAN 2.0B a due canali.‹ Controller SPI con comunicazione sincrona, seriale, full duplex e lunghezza dati programmabile.‹ Due controller SSP con funzionalità FIFO e multiprotocollo.Le interfacce SSP possono essere utilizzate con il controller GPDMA.‹ Due interfacce bus I2C che supportano la modalità veloce con una velocità dati di 400 kbit/s con riconoscimento di indirizzi multipli e modalità monitor.‹ Un'interfaccia bus I2C che supporta la specifica completa del bus I2C e la modalità veloce più una velocità dati di 1 Mbit/s con riconoscimento di più indirizzi e modalità monitor.

Interfaccia I 2S (Inter-IC Sound) per ingresso o uscita audio digitale, con controllo della frequenza frazionaria.L'interfaccia I2S può essere utilizzata con il GPDMA.L'interfaccia I2S supporta la trasmissione e la ricezione di dati a 3 e 4 fili, nonché l'ingresso/uscita del master clock.„ Altre periferiche: ‹ 70 pin GPIO (General Purpose I/O) con resistori pull-up/down configurabili e una nuova modalità operativa open-drain configurabile.‹ Convertitore analogico-digitale (ADC) a 12 bit con multiplexing di ingresso tra otto pin, velocità di conversione fino a 1 MHz e registri di risultati multipli.L'ADC a 12 bit può essere utilizzato con il controller GPDMA.‹ Convertitore digitale-analogico (DAC) a 10 bit con timer di conversione dedicato e supporto DMA.‹ Quattro timer/contatori generici, con un totale di otto ingressi di acquisizione e dieci uscite di confronto.Ogni blocco timer ha un ingresso di conteggio esterno e supporto DMA.‹ Un controllo motore PWM con supporto per controllo motore trifase.‹ Interfaccia encoder in quadratura in grado di monitorare un encoder in quadratura esterno.‹ Un blocco PWM/timer standard con ingresso di conteggio esterno.‹ Orologio in tempo reale (RTC) con dominio di alimentazione separato e oscillatore RTC dedicato.Il blocco RTC include 64 byte di registri di backup alimentati a batteria.‹ Watchdog Timer (WDT) reimposta il microcontrollore entro un ragionevole lasso di tempo se entra in uno stato errato.‹ Timer tick di sistema, inclusa un'opzione di ingresso orologio esterno.‹ Il timer di interruzione ripetitiva fornisce interruzioni temporizzate programmabili e ripetute.

Una parte della lista delle scorte