MT48LC32M8A2FB-75: D TR Chip IC programmabili DRAM sincrona 256 Mb x4 x8 x16 SDRAM

MT48LC32M8A2 IC programmabile chip DRAM sincrono 256 Mb x4 x8 x16 SDRAM

DRAM sincrona

MT48LC64M4A2 – 16 Meg x 4 x 4 banchi

MT48LC32M8A2 – 8 Meg x 8 x 4 banchi

MT48LC16M16A2 – 4 Meg x 16 x 4 banchi

Caratteristiche

• Compatibile con PC100 e PC133

• Completamente sincrono;tutti i segnali registrati sul fronte positivo del clock di sistema

• Operazioni interne in pipeline;l'indirizzo di colonna può essere modificato ad ogni ciclo di clock

• Banche interne per nascondere l'accesso alla fila/precarica

• Lunghezze burst programmabili: 1, 2, 4, 8 o pagina intera

• Precarica automatica, include modalità di precarica automatica simultanea e aggiornamento automatico

• Modalità di aggiornamento automatico

• 64 ms, aggiornamento di 8.192 cicli

• Ingressi e uscite compatibili con LVTTL

• Alimentazione singola +3,3V ±0,3V

Opzioni Marcatura

• Configurazioni

– 64 Meg x 4 (16 Meg x 4 x 4 banchi) 64M4

– 32 Meg x 8 (8 Meg x 8 x 4 banchi) 32M8

– 16 Meg x 16 (4 Meg x 16 x 4 banchi) 16M16

• Ripristino della scrittura (^TWR)

–^TWR = “2 CLK”¹A2

• Imballaggio in plastica – OCPL²

– OCPL TSOP II a 54 pin²(400 milioni) TG

(standard)

– TSOP II OCPL2 a 54 pin (400 mil) P

Senza Pb

– FBGA da 60 palline (x4, x8) (8mm x 16mm) FB

– 60 palline FBGA (x4, x8) BB senza Pb

(8 mm x 16 mm)

– 54 sfere VFBGA (x16) (8 mm x 14 mm) FG

– VFBGA a 54 palline (x16) BG senza Pb

(8 mm x 14 mm)

• Timing (tempo di ciclo)

– 6.0ns @ CL = 3 (solo x8, x16) -6A

– 7.5ns @ CL = 3 (PC133) -75

– 7.5ns @ CL = 2 (PC133) -7E

• Aggiornamento automatico

– Standard Nessuno

– Bassa potenza L³

• Intervallo operativo di temperatura

– Commerciale (da 0°C a +70°C) Nessuno

– Industriale (da –40°C a +85°C) IT

• Revisione del progetto: D

Note: 1. Fare riferimento alla nota tecnica Micron: TN-48-05.

2. Linea di divisione decentrata.

3. Contattare Micron per la disponibilità.

Descrizione generale

La SDRAM da 256 Mb è una memoria dinamica ad accesso casuale CMOS ad alta velocità contenente 268.435.456 bit.È configurato internamente come DRAM quad-bank con un'interfaccia sincrona (tutti i segnali sono registrati sul fronte positivo del segnale di clock, CLK).Ciascuno dei banchi da 67.108.864 bit di x4 è organizzato come 8.192 righe per 2.048 colonne per 4 bit.Ciascuno dei banchi da 67.108.864 bit di x8 è organizzato come 8.192 righe per 1.024 colonne per 8 bit.Ciascuno dei banchi da 67.108.864 bit di x16 è organizzato come 8.192 righe per 512 colonne per 16 bit.

Gli accessi in lettura e scrittura alla SDRAM sono orientati al burst;gli accessi iniziano in una posizione selezionata e continuano per un numero programmato di posizioni in una sequenza programmata.Gli accessi iniziano con la registrazione di un comando ACTIVE, seguito poi da un comando READ o WRITE.I bit di indirizzo registrati in coincidenza con il comando ACTIVE vengono utilizzati per selezionare il banco e la riga a cui accedere (BA0, BA1 selezionano il banco; A0–A12 selezionano la riga).I bit di indirizzo registrati in coincidenza con il comando READ o WRITE vengono usati per selezionare la posizione iniziale della colonna per l'accesso burst.

La SDRAM fornisce lunghezze burst di lettura o scrittura programmabili (BL) di 1, 2, 4 o 8 posizioni o l'intera pagina, con un'opzione di terminazione burst.Una funzione di precarica automatica può essere abilitata per fornire una precarica di riga temporizzata automaticamente che viene avviata alla fine della sequenza burst.

La SDRAM da 256 Mb utilizza un'architettura pipeline interna per ottenere operazioni ad alta velocità.Questa architettura è compatibile con la regola 2n delle architetture di prefetch, ma consente anche di modificare l'indirizzo della colonna a ogni ciclo di clock per ottenere un accesso completamente casuale ad alta velocità.La precarica di un banco durante l'accesso a uno degli altri tre banchi nasconderà i cicli di PRECARICA e fornirà operazioni di accesso casuale, ad alta velocità e senza soluzione di continuità.

La SDRAM da 256 Mb è progettata per funzionare in sistemi di memoria da 3,3 V.Viene fornita una modalità di aggiornamento automatico, insieme a una modalità di risparmio energetico e spegnimento.Tutti gli ingressi e le uscite sono compatibili con LVTTL.

Le SDRAM offrono sostanziali progressi nelle prestazioni operative della DRAM, inclusa la capacità di eseguire il burst in modo sincrono dei dati a un'elevata velocità dati con la generazione automatica dell'indirizzo di colonna, la capacità di interlacciare tra i banchi interni per nascondere il tempo di precarica e la capacità di cambiare in modo casuale gli indirizzi di colonna su ciascuno ciclo di clock durante un accesso burst.

Schema a blocchi funzionali 64 Meg x 4 SDRAM

Schema a blocchi funzionali 32 Meg x 8 SDRAM

Diagramma a blocchi funzionali 16 Meg x 16 SDRAM