Chip IC programmabili XC3S50A-4VQG100C Array di gate programmabili sul campo FPGA Spartan-3

Famiglia Spartan-3 FPGA

introduzione

La famiglia Spartan®-3 di array di gate programmabili sul campo è specificamente progettata per soddisfare le esigenze di applicazioni elettroniche di consumo ad alto volume e sensibili ai costi.La famiglia di otto membri offre densità che vanno da 50.000 a cinque milioni di porte di sistema, come mostrato nella Tabella 1.

La famiglia Spartan-3 si basa sul successo della precedente famiglia Spartan-IIE aumentando la quantità di risorse logiche, la capacità della RAM interna, il numero totale di I/O e il livello generale delle prestazioni, nonché migliorando il clock funzioni di gestione.Numerosi miglioramenti derivano dalla tecnologia della piattaforma Virtex®-II.Questi miglioramenti dell'FPGA Spartan-3, combinati con una tecnologia di processo avanzata, offrono più funzionalità e larghezza di banda per dollaro di quanto fosse possibile in precedenza, stabilendo nuovi standard nel settore della logica programmabile.

A causa del loro costo eccezionalmente basso, gli FPGA Spartan-3 sono ideali per un'ampia gamma di applicazioni di elettronica di consumo, tra cui accesso a banda larga, reti domestiche, apparecchiature di visualizzazione/proiezione e televisione digitale.

La famiglia Spartan-3 è un'alternativa superiore agli ASIC programmati con maschera.Gli FPGA evitano l'elevato costo iniziale, i lunghi cicli di sviluppo e l'intrinseca rigidità degli ASIC convenzionali.Inoltre, la programmabilità FPGA consente aggiornamenti di progettazione sul campo senza la necessità di sostituire l'hardware, cosa impossibile con gli ASIC.

Gli FPGA Spartan-3 sono la prima piattaforma tra le numerose all'interno degli FPGA della generazione Spartan-3.

Caratteristiche

• Soluzione logica a basso costo e ad alte prestazioni per applicazioni consumer-oriented ad alto volume

- Densità fino a 74.880 celle logiche

• Segnalazione dell'interfaccia SelectIO™

- Fino a 633 pin I/O

- Velocità di trasferimento dati di 622 Mb/s per I/O

- 18 standard di segnale single-ended

- 8 standard I/O differenziali inclusi LVDS, RSDS

- Terminazione tramite impedenza controllata digitalmente

- Oscillazione del segnale che va da 1,14 V a 3,465 V

- Supporto Double Data Rate (DDR).

- Supporto DDR, DDR2 SDRAM fino a 333 Mbps

• Risorse logiche

- Abbondanti celle logiche con capacità di registro a scorrimento

- Multiplexer ampi e veloci

- Logica di trasporto look-ahead veloce

- Moltiplicatori 18 x 18 dedicati

- Logica JTAG compatibile con IEEE 1149.1/1532

• Memoria gerarchica SelectRAM™

- Fino a 1.872 Kbit di RAM totale a blocchi

- Fino a 520 Kbit di RAM totale distribuita

• Digital Clock Manager (fino a quattro DCM)

- Eliminazione del disallineamento dell'orologio

- Sintesi di frequenza

- Sfasamento ad alta risoluzione

• Otto linee di clock globali e routing abbondante

• Completamente supportato dai sistemi di sviluppo software Xilinx ISE® e WebPACK™

• Processore MicroBlaze™ e PicoBlaze™, PCI®, PCI Express® PIPE Endpoint e altri core IP

• Opzioni di imballaggio prive di Pb

• Variante Automotive Spartan-3 XA Family

Valutazioni massime assolute

Appunti:

1. Sollecitazioni superiori a quelle elencate in Valori massimi assoluti possono causare danni permanenti al dispositivo.Queste sono solo valutazioni di stress;il funzionamento funzionale del dispositivo in queste o in qualsiasi altra condizione oltre a quelle elencate nelle Condizioni operative consigliate non è implicito.L'esposizione a condizioni di rating massimo assoluto per lunghi periodi di tempo influisce negativamente sull'affidabilità del dispositivo.

2. Tutti i pin User I/O e Dual-Purpose (DIN/D0, D1–D7, CS_B, RDWR_B, BUSY/DOUT e INIT_B) assorbono l'alimentazione dalla barra di alimentazione VCCO del banco associato.Mantenere il VIN entro 500 mV dai binari VCCO associati o dal binario di terra assicura che le giunzioni interne dei diodi esistenti tra ciascuno di questi pin e i binari VCCO e GND non si accendano.La tabella 31 specifica l'intervallo VCCO utilizzato per determinare il limite massimo.Sono consentite tensioni di ingresso al di fuori dell'intervallo di tensione da -0,5 V a VCCO+0,5 V, a condizione che sia soddisfatta la classificazione del diodo di serraggio dell'ingresso IIK e non più di 100 pin superino l'intervallo contemporaneamente.I limiti VIN si applicano sia ai componenti DC che AC dei segnali.Sono disponibili soluzioni applicative semplici che mostrano come gestire l'overshoot/undershoot e ottenere la conformità PCI.Fare riferimento alle seguenti note applicative: "Alimentazione e configurazione di FPGA di generazione Spartan-3 in applicazioni PCI conformi" (XAPP457) e "Linee guida di progettazione Virtex®-II Pro / Virtex-II Pro X 3.3VI/O" (XAPP659).

3. Tutti i pin dedicati (M0–M2, CCLK, PROG_B, DONE, HSWAP_EN, TCK, TDI, TDO e TMS) assorbono l'alimentazione dalla guida VCCAUX (2,5 V).Il rispetto del limite massimo VIN assicura che le giunzioni dei diodi interni esistenti tra ciascuno di questi pin e la guida VCCAUX non si accendano.La tabella 31 specifica l'intervallo VCCAUX utilizzato per determinare il limite massimo.Quando VCCAUX è al livello operativo massimo consigliato (2,625 V), VIN max < 3,125 V.Finché viene soddisfatta la specifica VIN max, lo stress da ossido non è possibile.Per informazioni sull'uso di segnali a 3,3 V, vedere l'interfaccia di configurazione con tolleranza a 3,3 V, pagina 46. Vedere XAPP459, "Eliminazione degli effetti di accoppiamento I/O durante l'interfacciamento di segnali single-ended a grande oscillazione con pin I/O utente".

4. Per le linee guida sulla saldatura, vedere "Confezione del dispositivo e caratteristiche termiche" (UG112) e "Linee guida per l'implementazione e la rifusione della saldatura per i pacchetti Pb-Free" (XAPP427).

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