TMS320C6678CYP IC elettronico Chips Multicore Fixed e processore di segnale digitale di virgola mobile

TMS320C6678

Processore di segnale digitale fisso e di virgola mobile multiconduttore

Caratteristiche

• Otto sottosistemi del centro di TMS320C66x™ DSP (C66x CorePacs), ciascuno con

– 1,0 gigahertz o 1,25 gigahertz centro fisso/di virgola mobile di C66x del CPU

› 40 GMAC/Core per punto fisso @ 1,25 gigahertz

› 20 GFLOP/Core per la virgula mobile @ 1,25 gigahertz

– Memoria

byte L1P del› 32K per centro

byte L1D del› 32K per centro

locale L2 di byte del› 512K per centro

• Regolatore multiconduttore di memoria comune (MSMC)

– La memoria di 4096KB MSM SRAM ha diviso da otto DSP C66x CorePacs

– Unità di protezione della memoria per sia MSM SRAM che DDR3_EMIF

• Navigatore multiconduttore

– 8192 code multiuso dell'hardware con il responsabile di coda

– a DMA basato a pacchetto per i trasferimenti di Zero-spese generali

• Coprocessore della rete

– L'acceleratore del pacchetto permette a sostiene per

Aereo da trasporto IPsec, GTP-U, SCTP, PDCP del›

Utente PDCP piano (RoHC del› L2, cifratura dell'aria)

capacità di lavorazione di Cavo-velocità del› 1-Gbps a 1,5 MPackets al secondo

– Il motore dell'acceleratore di sicurezza permette a sostiene per

› IPSec, SRTP, 3GPP, interfaccia radio di WiMax e sicurezza di SSL/TLS

ECB DEL›, CBC, CTR, F8, A5/3, CCM, GCM, HMAC, CMAC, GMAC, AES, DES, 3DES,

Kasumi, NEVE 3G, SHA-1, SHA-2 (256 bit sminuzza), MD5

› Velocità di crittografia di fino a 2,8 GBP

• Unità periferiche

– Quattro vicoli di SRIO 2,1

operazione di GBaud del› 1.24/2.5/3.125/5 di sostegno per vicolo

Il› sostiene l'ingresso/uscita diretto, trasmissione del messaggio

Il› sostiene quattro 1×, due 2×, un 4× e due 1× + le configurazioni di un collegamento 2×

– PCIe Gen2

Singolo porto del› che sostiene 1 o 2 vicoli

Supporti fino a 5 GBaud del› per vicolo

– Collegamento ipertestuale

Il› sostiene i collegamenti ad altri dispositivi trapezoidali dell'architettura che forniscono la scalabilità delle risorse

Supporti fino a 50 Gbaud del›

– Sottosistema del commutatore di Gigabit Ethernet (GbE)

Porti del› due SGMII

Il› sostiene la 10/100/1000 di operazione di Mbps

– interfaccia di 64 bit DDR3 (DDR3-1600)

spazio di memoria indirizzabile per byte del› 8G

– 16 bit EMIF

– Due porte seriali delle Telecomunicazioni (TSIP)

Il› sostiene 1024 DS0s per TSIP

Il› sostiene 2/4/8 dei vicoli a 32.768/16.384/8.192 Mbps per vicolo

– Interfaccia di UART

– Interfaccia di I2 C

– 16 perni di GPIO

– Interfaccia di SPI

– Modulo del semaforo

– Sedici temporizzatori di 64 bit

– Tre Su chip PLLs

• Temperatura commerciale:

– 0°C a 85°C

• Temperatura estesa:

– - 40°C a 100°C

1,1 architettura della chiave di volta

L'architettura multiconduttore trapezoidale del TI fornisce ad una struttura di rendimento elevato per l'integrazione dei centri di DSP e di RISC i coprocessori e l'ingresso/uscita caratteristici dell'applicazione. La chiave di volta è la prima del suo genere che fornisce la larghezza di banda interna adeguata per accesso non bloccante a tutti i nuclei, unità periferiche, coprocessori ed ingresso/uscita d'elaborazione. Ciò è raggiunta con quattro elementi principali dell'hardware: Navigatore multiconduttore, TeraNet, regolatore multiconduttore di memoria comune e collegamento ipertestuale.

Il navigatore multiconduttore è ad un responsabile basato a pacchetto innovatore che controlla 8192 code. Quando le mansioni sono assegnate alle code, il navigatore multiconduttore fornisce la spedizione hardware-accelerata che dirige le mansioni verso l'hardware disponibile appropriato. Al il sistema basato a pacchetto su un chip (SoC) usa i due la capacità di Tbps che del TeraNet ha commutato la risorsa centrale per muovere i pacchetti. Il regolatore multiconduttore di memoria comune permette ad elaborare i centri per accedere alla memoria comune direttamente senza ricavare dalla capacità di TeraNet, così movimento del pacchetto non può essere bloccato tramite accesso alla memoria.

Il collegamento ipertestuale fornisce di un'interconnessione livella del chip 50-Gbaud che permette che SoCs lavori in tandem. Le sue spese generali di basso protocollo ed alta capacità di lavorazione rendono a collegamento ipertestuale un'interfaccia ideale per i collegamenti del chip--chip. Lavorando con il navigatore multiconduttore, il collegamento ipertestuale spedisce le mansioni ai dispositivi in tandem trasparente ed esegue le mansioni come se stiano correndo sulle risorse locali.

Offerta di riserva (vendita calda)