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Programma programmabile del campo del ICS di logica di EP3C40F324C8N EP3C40F484C8 EP3C40F484C8N EP3C40F484I7N EP3C40F780C6N EP3C40Q240C8N

fabbricante:
Produttore
Descrizione:
Gate array programmabile del campo di Cyclone® III (FPGA) IC 195 1161216 39600 324-BGA
Categoria:
Chip di IC di memoria flash
Prezzo:
Contact us
Metodo di pagamento:
Paypal, Western Union, TT
Specifiche
Peso specifico:
0,056438 once
Sottocategoria:
Logica programmabile CI
Memoria totale:
bit 1161216
Tipo di prodotto:
FPGA - Gate array programmabile del campo
Umidità sensibile:
Frequenza operativa massima:
315MHz
Punto culminante:

logic integrated circuits

,

programmable logic array ic

Introduzione

Programma programmabile del campo del ICS di logica di EP3C40F324C8N EP3C40F484C8 EP3C40F484C8N EP3C40F484I7N EP3C40F780C6N EP3C40Q240C8N

Potere più basso FPGAs

  • Consumo di energia più basso con flusso elettrico informato a bassa potenza di tecnologia della trasformazione di TSMC e di progettazione di Altera®
  • L'operazione a bassa potenza offre i seguenti benefici:

    • Durata di vita della batteria estesa per le applicazioni portatili e tenute in mano

    • Costi riduttori o eliminati del sistema di raffreddamento

    • Operazione negli ambienti termico-sfidati

  • Supporto caldo-socketing di operazione

Funzione di sicurezza di progettazione

I dispositivi del ciclone III LS offrono le seguenti funzioni di sicurezza di progettazione:

  • Sicurezza di configurazione facendo uso della norma avanzata di crittografia (AES) con una chiave volatile di 256 bit

  • Dirigendo architettura ottimizzata per flusso di separazione di progettazione con il software di Quartus® II

■Il flusso della separazione di progettazione raggiunge sia l'isolamento fisico che funzionale fra le divisioni di progettazione

  • Capacità di disattivare il porto esterno di JTAG

  • Indicatore del ciclo di rilevazione di errori (ED) da svuotare

    • Fornisce un passaggio o vengono a mancare l'indicatore ad ogni ciclo di ED

    • Fornisce la visibilità sopra cambiamento intenzionale o involontario della configurazione

      pezzi di memoria ad accesso casuale (RIEMPIA)

  • La capacità di eseguire lo zeroization per rimuovere i contenuti della logica di FPGA, RIEMPIE, memoria inclusa e chiave di AES

  • L'oscillatore interno permette alle capacità del monitor di sistema e del controllo sanitario

    Integrazione di sistema aumentata

    • Alti memoria--logica e rapporto di moltiplicatore--logica

    • L'alto conteggio dell'ingresso/uscita basso e i dispositivi di densità di media scadenza per l'ingresso/uscita dell'utente hanno costretto

      applicazioni

      • L'ingresso/uscita regolabile ha ucciso i tassi per migliorare l'integrità di segnale

      • Sostiene le norme dell'ingresso/uscita come LVTTL, LVCMOS, SSTL, HSTL, il PCI, PCI-X, LVPECL, il bus LVDS (BLVDS), LVDS, mini--LVDS, RSDS e PPDS

      • Sostiene la caratteristica di calibratura di termine del su chip del multi-valore (OTTOBRE) per eliminare le variazioni sopra il processo, la tensione e la temperatura (PVT)

    • Quattro cicli con aggancio di fase (PLLs) per dispositivo fornire la gestione e sintesi robuste dell'orologio per la gestione dell'orologio del dispositivo, la gestione dell'orologio di sistema esterno e le interfacce dell'ingresso/uscita

      • Cinque uscite per PLL

      • Cascadable per conservare I/Os, faciliti il percorso del PWB e riduca il nervosismo

      • Dinamicamente riconfigurabile cambiare di sfasamento, moltiplicazione o divisione di frequenza, o entrambe e frequenza dell'input nel sistema senza modificare il dispositivo

    • Aggiornamento del sistema remoto senza l'aiuto di un regolatore esterno

    • Circuiti ciclici dedicati del controllore di codice di ridondanza per individuare ribaltamento di unico evento

      Edizioni (SEU)

    • Unità di elaborazione incastonata II di Nios® per la famiglia del dispositivo del ciclone III, il basso costo d'offerta e la abitudine-misura inclusi elaborando le soluzioni

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