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Bit 160-MSPS ADC di IC ADC ADC DOPPIO-CH 14 del convertitore di dati di ADS42JB46IRGCR

fabbricante:
Produttore
Descrizione:
Il convertitore analogico-digitale pungente ha introdotto 64-VQFN (9x9)
Categoria:
Chip di IC di memoria flash
Prezzo:
Contact us
Metodo di pagamento:
Paypal, Western Union, TT
Specifiche
Imballaggio:
Bobina
Peso specifico:
0,008021 once
Produttore:
Texas Instruments
Categoria di prodotto:
Convertitori da analogico a digitale - ADC
Montaggio dello stile:
SMD/SMT
Pacchetto/caso:
VQFN-64
Punto culminante:

dac integrated circuit

,

da converter chip

Introduzione

Bit 160-MSPS ADC di IC ADC ADC DOPPIO-CH 14 del convertitore di dati di ADS42JB46IRGCR

Caratteristiche 1

  • ADC a doppio canale
  • risoluzione di 14 bit

  • Frequenza di clock massima: 160 MSPS

  • Interfaccia seriale di JESD204B

    • – Sottoclasse 0, 1, 2 compiacenti

    • – Fino a 3,125 GBP

    • – Due e supporti a quattro corsie

  • Amplificatore entrata analogico con input ad alta impedenza

2 applicazioni

• Comunicazione ed infrastruttura del cavo
• Multi-trasportatore, ricevitori cellulari misti • Radar e array di antenne astuti
• Radio a banda larga
• Sistemi di misura e della prova
• Radio di diversità e Software-definita
• Microonda e ricevitori a doppio canale di I/Q

• Ripetitori
• Linearizzazione dell'amplificatore di potenza

  • Amplificatore introdotto flessibile dell'orologio: Divide-by-1, -2 e -4

  • Input completo differenziale: 2 VPP e 2,5 VPP (registro programmabile)

  • Pacchetto: 9 millimetri di × 9 millimetro QFN-64

  • Dissipazione di potere: 679 mW/Ch

  • Nervosismo di apertura: 85 fS rms

  • Tremore interno

  • Isolamento di Manica: dB 100

  • Prestazione:

Descrizione 3

Il ADS42JB46 è una alto-linearità, a doppio canale, il 14 bit, 160-MSPS, il convertitore analogico-digitale (ADC). Questo dispositivo sostiene l'interfaccia seriale di JESD204B con i tassi di dati fino a 3,125 GBP. L'entrata analogica attenuata fornisce l'impedenza uniforme dell'input attraverso un'ampia gamma di frequenza mentre minimizza l'energia di impulso errato della campione-e-tenuta, così rendente determinando le entrate analogiche fino alle frequenze molto alte dell'input facile. Un divisore di campionamento dell'orologio concede la più flessibilità per progettazione dell'architettura dell'orologio di sistema. Il dispositivo impiega gli algoritmi interni di tremore per fornire la gamma dinamica senza spuria eccellente (SFDR) una vasta gamma di frequenza dell'input.

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