XC6SLX75-3CSG484C FPGA - gate array programmabile BGA484 XC6SLX75 del campo

Descrizione

La famiglia Spartan®-6 fornisce le capacità principali di integrazione di sistema il costo complessivo più basso per le applicazioni in grande quantità. La famiglia del tredici-membro consegna le densità ampliate che variano da 3.840 a 147.443 cellule di logica, con la metà del consumo di energia di famiglie spartane precedenti e la connettività più veloce e più completa. Costruito su una tecnologia della trasformazione di rame a bassa potenza matura di 45 nanometro che consegna l'equilibrio ottimale di costo, di potere e della prestazione, la famiglia Spartan-6 offre nuovo, una logica doppio-registri e più efficiente 6 dell'input di occhiata della tavola (LUT) e una selezione ricca dei blocchi a livello di sistema incorporati. Questi comprendono 18 blocchetti KB di KB (2 x 9) piantano, fette della seconda generazione DSP48A1, regolatori di memoria di SDRAM, blocchetti misto migliorati della gestione dell'orologio, la tecnologia di SelectIO™, blocchetti di serie ad alta velocità poweroptimized del ricetrasmettitore, blocchetti compatibili di punto finale del PCI Express®, i modi a livello di sistema avanzati della gestione di potere, automatico-individuano le opzioni di configurazione e la sicurezza migliorata del IP con la protezione del DNA del dispositivo e di AES. Queste caratteristiche forniscono un'alternativa programmabile a basso costo ai prodotti su ordinazione di ASIC facilità d'uso senza precedenti. Offerta di Spartan-6 FPGAs la migliore soluzione per le progettazioni in grande quantità di logica, le progettazioni destinadi ao público di DSP ed alle le applicazioni incluse costo sensibili. Spartan-6 FPGAs sono il fondamento programmabile del silicio per le piattaforme mirate a di progettazione che consegnano le componenti integrate di hardware e del software che permettono ai progettisti di mettere a fuoco su innovazione non appena il loro ciclo di sviluppo comincia

Caratteristica

• Famiglia Spartan-6:
• Spartan-6 LX FPGA: Logica ottimizzata
• Spartan-6 LXT FPGA: Connettività di serie ad alta velocità
• Progettato per basso costo
• Blocchi integrati efficienti multipli
• Selezione ottimizzata delle norme dell'ingresso/uscita
• Cuscinetti vacillati
• Pacchetti cavo-legati di plastica in grande quantità
• Elettricità statica bassa e potere dinamico
• processo di 45 nanometro ottimizzato per costo e potere basso
• Hibernate spegne il modo per potere zero
• Sospenda il modo mantiene lo stato e la configurazione con
di sveglia plurimandrino, potenziamento di controllo
• Tensione più a bassa potenza del centro 1.0V (LX FPGAs, -1L soli)
• Tensione del centro di rendimento elevato 1.2V (LX e LXT
FPGAs, -2, -3 e gradi di velocità di -3N)
• Multi-tensione, banche multi-standard dell'interfaccia di SelectIO™
• Un velocità di trasmissione, di fino a 1.080 Mb/s per ingresso/uscita differenziale
• Azionamento selezionabile dell'uscita, fino a 24 mA per perno
• 3.3V alle norme ed ai protocolli dell'ingresso/uscita 1.2V
• Interfacce di memoria a basso costo di SSTL e di HSTL
• Conformità calda di scambio
• L'ingresso/uscita regolabile ha ucciso i tassi per migliorare l'integrità di segnale
• Ricetrasmettitori di serie ad alta velocità di GTP nel LXT FPGAs
• Fino a 3,2 Gb/s
• Interfacce ad alta velocità compreso: Serial ATA, aurora,
1G Ethernet, PCI Express, OBSAI, CPRI, EPON,
GPON, DisplayPort e XAUI
• Blocchetto integrato di punto finale per le progettazioni di PCI Express (LXT)
• Supporto di tecnologia a basso costo di PCI® compatibile con
33 megahertz, 32 - e specificazione di 64 bit.
• Fette efficienti DSP48A1
• Elaborazione dei segnali ad alto rendimento e di aritmetica
• Velocemente moltiplicatore 18 x 18 ed accumulatore pungente 48
• Capacità di canalizzazione e precipitante a cascata
• Pre-addizionatrice per assistere le applicazioni del filtro
• Blocchetti integrati del regolatore di memoria
• Supporto della RDT, di DDR2, di DDR3 e di LPDDR
• Tassi di dati fino a 800 Mb/s (larghezza di banda del picco di 12,8 Gb/s)
• struttura del bus del Multi-porto con l'indipendente FIFO da ridurrsi
edizioni di sincronizzazione di progettazione
• Risorse abbondanti di logica con capacità aumentata di logica
• Registro a scorrimento facoltativo o supporto distribuito di RAM
• 6 input efficiente LUTs migliorare prestazione e
minimizzi il potere
• LUT con i flip-flop doppi per le applicazioni centriche della conduttura
• Blocco RAM con una vasta gamma di granularità
• Il blocco veloce RAM con il byte scrivere permette a
• 18 blocchetti di KB che possono facoltativamente essere programmati come due
9 ram indipendenti del blocchetto di KB
• Mattonelle della gestione dell'orologio (CMT) per la prestazione migliorata
• Sincronizzazione a basso rumore e flessibile
• I responsabili di orologio di Digital (DCMs) eliminano la direzione obliqua dell'orologio
e distorsione del duty cycle
• Cicli con aggancio di fase (PLLs) per la sincronizzazione del basso nervosismo
• Sintesi di frequenza con moltiplicazione simultanea,
divisione e di sfasamento
• Sedici reti globali dell'orologio di basso direzione obliqua
• La configurazione semplificata, sostiene le norme a basso costo
• il perno 2 automatico-individua la configurazione
• Vasto SPI di terzi (fino a x4) e NÉ supporto istantaneo
• Flash ricco della piattaforma di Xilinx della caratteristica con JTAG
• Contributo di MultiBoot ad aggiornamento a distanza con il multiplo
bitstreams, facendo uso di protezione del cane da guardia
• Sicurezza migliorata per protezione di progettazione
• Identificatore unico del DNA del dispositivo per autenticazione di progettazione
• Crittografia di flusso di bit di AES nei più grandi dispositivi
• Elaborazione inclusa più veloce con il basso costo migliorato e,
Unità di elaborazione molle di MicroBlaze™
• Progettazioni leader del settore di riferimento e del IP