CY7C1372D-167AXI Circuito integrato Chip 18 Mbit Pipeline SRAM

CY7C1370D

CY7C1372D

SRAM pipeline da 18 Mbit (512 K x 36/1 M x 18) con architettura NoBL™

Caratteristiche

• Pin-compatibile e funzionalmente equivalente a ZBT™

• Supporta operazioni bus a 250 MHz con zero stati di attesa

— I gradi di velocità disponibili sono 250, 225, 200 e 167 MHz

• Controllo interno del buffer di output con temporizzazione automatica per eliminare la necessità di utilizzare l'ambiente operativo asincrono

• Completamente registrato (input e output) per il funzionamento in pipeline

• Capacità di scrittura byte

• Alimentazione singola da 3,3V

• Alimentazione 3.3V/2.5VI/O

• Tempi rapidi di clock-output

— 2,6 ns (per dispositivo a 250 MHz)

— 2,8 ns (per dispositivo a 225 MHz)

— 3,0 ns (per dispositivo a 200 MHz)

— 3,4 ns (per dispositivo a 167 MHz)

• Pin Clock Enable (CEN) per sospendere il funzionamento

• Scritture autosincrone sincrone

• Disponibile in pacchetti senza piombo 100 TQFP, 119 BGA e 165 fBGA

• Scansione di confine JTAG IEEE 1149.1

• Capacità di burst: ordine di burst lineare o interlacciato

• Opzione modalità Sleep “ZZ” e opzione Stop Clock

descrizione funzionale

CY7C1370D e CY7C1372D sono rispettivamente SRAM burst pipeline sincrone da 3,3 V, 512 K x 36 e 1 Mbit x 18 con logica No Bus Latency™ (NoBL™).Sono progettati per supportare operazioni di lettura/scrittura back-to-back illimitate senza stati di attesa.I CY7C1370D e CY7C1372D sono dotati della logica avanzata (NoBL) necessaria per consentire operazioni di lettura/scrittura consecutive con il trasferimento dei dati a ogni ciclo di clock.Questa funzione migliora notevolmente il throughput dei dati nei sistemi che richiedono frequenti transizioni scrittura/lettura.I dispositivi CY7C1370D e CY7C1372D sono compatibili con i pin e funzionalmente equivalenti ai dispositivi ZBT.

Tutti gli ingressi sincroni passano attraverso i registri di ingresso controllati dal fronte di salita del clock.Tutti i dati in uscita passano attraverso i registri di uscita controllati dal fronte di salita del clock.L'ingresso di clock è qualificato dal segnale Clock Enable (CEN), che quando deasserito sospende il funzionamento ed estende il ciclo di clock precedente.

Le operazioni di scrittura sono controllate dai Byte Write Selects (BW_UN–BW_Dper CY7C1370D e BW_UN–BW_Bper CY7C1372D) e un ingresso Write Enable (WE).Tutte le scritture sono condotte con circuiti di scrittura auto-temporizzati sincroni su chip.

Tre Chip Enables sincroni (CE1, CE2, CE3) e un Output Enable (OE) asincrono consentono una facile selezione del banco e un controllo a tre stati dell'uscita.Per evitare la contesa del bus, i driver di uscita vengono dichiarati in modo sincrono durante la porzione di dati di una sequenza di scrittura.

Schema a blocchi logici-CY7C1370D (512K x 36)

Schema a blocchi logici-CY7C1372D (1 Mbit x 18)

Valutazioni massime

(Al di sopra del quale la vita utile potrebbe essere compromessa. Per le linee guida dell'utente, non testato.)

Temperatura di conservazione ................................................ ......................da –65°C a +150°C

Temperatura ambiente con alimentazione applicata................................................–55°C a +125°C

Tensione di alimentazione su VDD relativa a GND.............................................. da –0,5V a +4,6V

Da CC a uscite in Tri-State .......................................... .......... Da –0,5 V a VDDQ + 0,5 V

Tensione di ingresso CC.............................................. ..................–da –0,5 V a VDD + 0,5 V

Corrente nelle uscite (BASSA) ............................................. ................................ 20mA

Tensione di scarica statica ............................................. .......................... > 2001V

(secondo MIL-STD-883, metodo 3015)

Corrente di latch-up................................................. .......................................... > 200mA

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